Комментарии: Реализация базовых компонентов ЦОС : Комплексный умножитель

Отличный туториал, ждем продолжения

А где цифры с получившейся частотой работы схем?

Предположу, что если это все действительно влазит в DSP секцию, то там вполне можно рассчитывать на 500+МГц

Там слишком много нюансов в определении цифр и это не очень интересно.

"По итогу мы выяснили, что «схема 1» ... позволяет выжать максимум скорости из аппаратных блоков ПЛИС..."
как выяснили то? Самый простой способ: задать высокую тактовую, ну пусть будет 700МГц, в файле с констрейнами, скомпилить, посмотреть отчет в виваде, какие слаки получились, не знаю как в виваде, в квартусе в отчете таймквеста есть fmax. Вот если так сделать, то можно написать - мы выяснили...

Более оптимальной схемы на этих ресурсах построить не получится. А первая схема чуть более оптимальна, чем вторая.

Чуть более оптимальная - по каким критериям? В статье написано, что латенси и той и той схемы - 4 такта, все влазит в ДСП ядро, значит максимальная частота каждой схемы будет определяться частотой работы ДСП ядра. Не пойму за счёт чего будет выжат максимум скорости

"В данном случае, поскольку необходимо передать промежуточный результат с одного аппаратного блока на два других, используются порты PCIN и C, что снижает максимально возможную частоту обработки в сравнении со «схемой 1»."

Порты PCIN-PCOUT дают максимально возможную цифру. Если используется еще C, то это уже минус время.

Спасибо! Интересно и жду продолжения

Отличная статья, спасибо!

У Xilinx есть IP ядро комплексного умножителя. Я так понимаю, что оно сделано на тех же выкладках. С оптимизацией по ресурсам - 3 DSP блока, и по скорости - 4 DSP блока. И обе схемы работают на одинаковой максимальной частоте (544МГц для 7 серии, кто спрашивал выше).
Т.е. получается у них латентность разная для двух схем. Не оценивал готовые блоки?

Скорее всего оно там примерно в те же схемы и раскладывается, латентность в принципе можно крутить, если убирать/добавлять триггеры.