RU
Комментарии

Комментарии: Основы статического временного анализа. Часть 2.1: System Synchronous Input Delay Constraint.

14 января 2022 г.· 12 сообщ.· старый URL

Спасибо за статью! А как Vivado использует эти расчеты? Просто проверяет, что всё сходится? Или как-то может поменять расположение внутренних элементов (и, соответственно, задержки), чтобы всё сошлось? Будет продолжение? Было бы полезно описать и черный путь...

yuri· 14 января 2022 г.· #204
  • Спасибо за статью!
  • А как Vivado использует эти расчеты? Просто проверяет, что всё сходится? Или как-то может поменять расположение внутренних элементов (и, соответственно, задержки), чтобы всё сошлось?
  • Будет продолжение? Было бы полезно описать и черный путь от FPGA к 74HC595. А так же игры со сдвигом фаз клока, чтобы всё сходилось и на большой частоте.
vldshevtsev· 14 января 2022 г.· #205
Временные ограничения используются при синтезе и имплементации. Например, на каждой итерации имплементации vivado старается оптимизировать пути с худшим slack.
Продолжение по output delay будет.
9denis4· 14 января 2022 г.· #206
Отличная статья, большое спасибо!
andreypun· 19 января 2022 г.· #209
Спасибо, шикарная статья!
Было бы интересно подобное почитать по source synchronous input delay constraints применительно к ddr сигналу.
vldshevtsev· 19 января 2022 г.· #210
Спасибо за отзывы! Далее хотел написать про Source Synchronous Input/Output Delay. Может будут интересны еще какие-нибудь темы по STA?
andreypun· 20 января 2022 г.· #211
vldshevtsev, Интересует source synchronous input delay constraints для ddr сигнала в случае
1. Center-Aligned Double Data Rate Source Synchronous Inputs 
2. Edge-Aligned Double Data Rate Source Synchronous Inputs (Using an MMCM/PLL)
3. Edge-Aligned Double Data Rate Source Synchronous Inputs (Using a direct FF connection)
andreypun· 21 января 2022 г.· #212
vldshevtsev Не понятен учет Tsetup на рис. 5, рис. 11.
По вашей формуле (1) Tsetup входит со знаком - при расчете Slack. Больше Tsetup, меньше Slack, что логично.
Но в отчете Vivado рис. 5, рис. 11 FDRE (setup fdre C D) = 0.013 ns входит со знаком плюс. Больше Tsetup, больше Slack, что вроде как не логично.
Как такое может быть?
andreypun· 24 января 2022 г.· #217
Понятно. Спасибо.
andreypun· 26 января 2022 г.· #219
На последнем рис. Language Templates указан input clock. Это fpga input clock, dest clk?.
Но у вас в формулах используется clk_10MHz_Dev (это source clk).
Можете пояснить что подразумевается по input clock в Language Templates и почему получается не соотвествие?
vldshevtsev· 26 января 2022 г.· #220
input clock - это source clock. На диаграмме в Language Templates видно, что относительно него указываются tco и trce_dly.
А вообще, сюдя по тому, что задержки для тактового сигнала в Templates не указаны, то они считаются равными нулю. В этом случае source и destination clock совпадают
andreypun· 26 января 2022 г.· #221
Понятно. Спасибо.