Комментарии: Основы статического временного анализа. Часть 2.2: System Synchronous Output Delay Constraint.

Отличный материал

Шикаааарно. Надеюсь следующей статьей будет описание мультициклов. Ну или как утаптывать проект в констрейны.

Следующей наврятли, но я думаю и до этого доберемся

Спасибо за понятную и подробную статью!

Спасибо за прекрасную статью. Отличный материал, также как и прошлые Ваши статьи по STA. Но, мне не понятен такой момент, например, когда мы проектируем какой-нибудь интерфейс, к примеру, RS-232, и данные с RS'a идут из, к примеру, микроконтроллера с отдельной платы по длинному кабелю. В этом случае также нужно указывать все задержки запускающего тактового сигнала и задержки прохождения данных по кабелю и т.д. в vivado? Хотя так сразу и не определишь какой тактовый сигнал для данных с RS'a в микроконтроллере является запускающим, да и на более скоростных интерфейсах может быть так, что время прохождения данных между платами превышает один период тактового сигнала, которым эти данные тактируются.

Если данные передаются между платами по кабелю, то можно выделить два возможных варианта:
1. Вместе с данными также передается clock. Например, как в HDMI. Этот случай называется source synchronous и надеюсь его получится рассмотреть в следующей статье.
2. Clock не передается и его нужно восстанавливать. Например, как в display port. Здесь обычно используются трансиверы и ограничение на входной сигнал накладывать не нужно.

RS232, он же uart, как следует из названия является асинхронным интерфейсом. Для него временной анализ не применяется. Чтобы его принимать, нужно поставить на вход синхронизатор и добавить false path constraint между входным портом и защелкивающим триггером.