Вебинар: Введение в OSVVM - Open Source VHDL Verification Methodology

Сегодня проектирование на FPGA или проектирование ASIC значительно возросло в сложности и объеме. Практически уже все проекты состоят  из большой вложенной иерархии модулей, описанных на различных низкоуровневых языках, например VHDL. Обмен информацией между модулями осуществляется во многих случаях через стандартизированные протоколы/интерфейсы, например AXI, WishBone, PLB или Avalon. Также уже во многих проектах используется связка с процессорной системой, выполненной на логике или изначально заложенной в архитектуру СнК.

Конечно, такие, да и любые другие, проекты должны максимально полностью проверены на модели.  Библиотека OSVVM - Open Source VHDL Verification Methodology предоставляет такую возможность и даёт разработчикам структурированный подход к верификации проектов. OSVVM - бесплатна, открыта и доступна на языке VHDL. В библиотеке имеются специализированные типы данных, подпрограммы и алгоритмы, которые необходимы для проектирования качественного тестового окружения testbench. Одним из последних нововведений в OSVVM - это набор IP, которые покрывают наиболее популярные интерфейсы.

OSVVM предлагает методологию, которая включает в себя:

• Моделирование на уровне транзакций (TBM -  transaction-based modeling)
• самопроверку
• функциональное покрытие
• рандомизацию и др.

Тестовое окружение, разработанное на языке VHDL является таким же мощным как и на других языках, например SystemVerilog или 'e'

Вебинар состоится 20 марта 2020
Время проведения 1:00:00 PM MSK - 2:00:00 PM MSK
Подробности и ссылка на регистрацию