Анонс открытого вебинара для практиков, которые хотят добавить formal в реальный инженерный цикл.

Нужен инженер для развития verification flow, регрессий и CI вокруг RTL-проектов.

Инженер с опытом в SystemVerilog и bring-up ищет проект или команду.

Комплект платы и аксессуаров для учебных и домашних лабораторных стендов.

Нужен инженер-партнёр под ранний продукт на стыке DSP, video pipeline и embedded control.

Онлайн-вебинар о том, как запускать первые formal checks в маленькой команде.

Сообщество для начинающих и middle FPGA-инженеров с живыми разборами и study-группами.